MT41K256M16TW-107 IT: Memória DRAM Chip DDR3L SDRAM 256 Mx16 1,35 V IC de 4 Gbit

Descrição

MT41K256M16TW-107 IT: P: SDRAM - memória DDR3L IC paralela de 4 Gbit 933 MHz 20 ns 96 - FBGA (8x14)

MFR. # DE PEÇAS : MT41K256M16TW-107 IT:P

MFR.: MÍCRON

Folha de dados:   (Envie-nos um e-mail ou converse-nos para ficheiro PDF)

Estado ROHS:  

Qualidade: 100% original

Garantia: UM ANO
 

A SDRAM DDR3 usa uma arquitetura de taxa de dados dupla para alcançar a operação de alta velocidade. A arquitetura de taxa de dados dupla é uma arquitetura 8n-prefetch com uma interface projetada para transferir duas palavras de dados por ciclo de clock nos pinos de e/S. A operação de leitura e gravação simples para a SDRAM DDR3 consiste efetivamente em uma única transferência de dados de ciclo de quatro horas e 8n-bit-wide no núcleo interno da DRAM e oito transferências de dados correspondentes de ciclo de meia hora nos pinos de e/S. O strobe de dados diferenciais (DQS, DQS #) é transmitido externamente, juntamente com dados, para uso na captura de dados no receptor de entrada SDRAM DDR3. O DQS é alinhado ao centro com os dados para gravações. Os dados lidos são transmitidos pela SDRAM DDR3 e alinhados com os estrobes de dados. A SDRAM DDR3 opera a partir de um relógio diferencial (CKandCK #). O cruzamento de CKgoingHIGH e CK # COM BAIXA tensão é referido como a borda positiva da CK. Os sinais de controle, comando e endereço são registrados em cada borda positiva da CK. Os dados de entrada são registrados na primeira borda ascendente do DQS após A GRAVAÇÃO do preâmbulo, e os dados de saída são referenciados na primeira borda ascendente do DQS após A LEITURA do preâmbulo. Os acessos de leitura e gravação à SDRAM DDR3 são orientados para burst. Acede ao início numa localização seleccionada e continua para um número programado de localizações numa sequência programada. Os acessos começam com o registo de um comando DE ACTIVAÇÃO, que é seguido por um comando DE LEITURA ou ESCRITA. Os bits de endereço registrados coincidentes com o comando ACTIVATE são usados para selecionar o banco e a linha a ser acessada. Os bits de endereço registrados coincidentes com os comandos DE LEITURA ou GRAVAÇÃO são usados para selecionar o banco e o local da coluna inicial para o acesso Burst. O dispositivo utiliza um BL8 E BC4 DE LEITURA e ESCRITA. Uma função de pré-carga automática pode ser ativada para fornecer uma pré-carga de linha temporizada que é iniciada no final do acesso de sequência. Assim como com a SDRAM DDR padrão, a arquitetura multibanco e em pipeline da SDRAM DDR3 permite a operação simultânea, fornecendo assim uma largura de banda alta ocultando o tempo de pré-carga e ativação de linhas. É fornecido um modo de auto-atualização, juntamente com um modo de poupança de energia e desativação.

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