SDRAM IC 8Gbit MT41K512M16HA-125: Um chip DRAM

DescriçãO

MT41K512M16HA-125ELE:Um:Chip DRAM memóRia SDRAM DDR3L 8G-bit 512MX16 1,35V 96-pino F-BGA

Pacote:FBGA

Mfr.Part#:MT41K512M16HA-125ELE:UM

Mfr.:MíCron
Folha de dados: 

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Status RoHS: 

Qualidade:100% Original

Garantia:180 dias
 

SDRAM DDR3 utiliza uma arquitetura de taxa dupla de dados para realizar a operaçãO de alta velocidade.A arquitetura de taxa de dados dupla éUma 8n-arquitetura prefetch com uma interface concebida para transferir duas palavras de dados por ciclo do clock em pinos de E/S .Uma úNica operaçãO de leitura ou gravaçãO para a memóRia SDRAM DDR3 eficaz consiste em um úNico 8n bits de largura, transferêNcia de dados de quatro clockcycle no núCleo de DRAM interno e oito correspondente n bits, onehalf àEscala do ciclo de clock de transferêNcias de dados a E/S pinos.O strobe de dados do diferencial (DQS, DQS#) éTransmitida para o exterior, juntamente com os dados, para usar na captura de dados no receptor de entrada de SDRAM DDR3.DQS centro estáAlinhada com os dados para gravaçõEs.A ler os dados sãO transmitidos pela borda e SDRAM DDR3-alinhados com os dados strobes.A SDRAM DDR3 opControl, comando e sinais de endereçO sãO registados em cada extremidade positiva da CK.Os dados de entrada éRegistrado na primeira extremidade ascendente de DQS apóS o preâMbulo de gravaçãO, e os dados de saíDa éReferenciado na primeira extremidade ascendente de DQS apóS o preâMbulo de leitura.Acessos de leitura e gravaçãO para o DDR3 SDRAM sãO orientados a explosãO.Acessa começAm em um local selecionado e continuar para um núMero programado de localizaçõEs em uma sequêNcia programada.Acessa começAr com o registo de activar o comando, que éSeguido por um comando de leitura ou gravaçãO.Os bits de endereçO registrado coincidente com a activar o comando sãO usados para selecionar o banco e linha para ser acessado.Os bits de endereçO registrado coincidente com a ler ou escrever os comandos sãO usados para selecionar o banco e a coluna de iníCio local para o acesso de burst.O dispositivo usa a ler e escrever BL8 e BC4.Uma funçãO de pré-carga automáTica pode ser habilitado para proporcionar uma pré-carga de linha temporizada que éIniciado no final do acesso de burst.Conforme com a norma DDR SDRAM, a arquitetura de pipeline, multibank de SDRAM DDR3 permite a operaçãO simultâNea, proporcionando alta largura de banda, ocultando a pré-carga de linha e tempo de ativaçãO.Um modo de atualizaçãO automáTica éFornecido juntamente com uma poupançA de energia, modo de desligamento.

Principais recursos

• = VDDQ VDD = 1,35V (1.283-1.45V)
• CompatíVel com = VDDQ VDD = 1,5V ±0,075 V
  • Suporta memóRia DDR3L dispositivos para ser compatíVel com versõEs anteriores de aplicativos de 1,5V
• Strobe de dados bidirecional do diferencial
• 8n bits arquitetura prefetch
• Entradas de relóGio do diferencial (CK, CK#)
• 8 bancos interno
• Valor nominal e dinâMica de terminaçãO on-die (ODT) para dados, strobe e sinais de máScara
• CAS programáVel (LER) latêNcia (CL)
• Aditivo latêNcia CAS destacados programáVel (AL)
• CAS programáVel (Escrever) latêNcia (CWL)
• Comprimento de burst fixo (BL) de 8 e pique burst (BC) de 4 (atravéS de modo a registrar define [A senhora deputada])
• SeleccionáVel BC4 ou BL8 na hora (OTF)
• O modo de atualizaçãO automáTica
• TC de 0°C a +95°C
  • 64ms, 8192 Ciclo de atualizar em 0°C a +85°C
  • 32ms a +85 °C a +95 °C
• A temperatura de auto refresh (SRT)
• AtualizaçãO de autodiagnóStico automáTico (ASR)
• Nivelamento da gravaçãO
• Registo multiuso
• CalibraçãO do acionador de saíDa

A linha de produtos da empresa

 

Certificados

• Localizado em Shenzhen, o mercado electróNico no centro da China.
• 100% de garantia de qualidade dos componentes:Verdadeiro Original.
• Um stock suficiente na sua exigêNcia urgente.
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• Envio mais ráPido:Em estoque componentes podem enviar o mesmo dia .
• 24 Horas de serviçO  

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