Memória DDR2 chip DRAM MT47H128M8SH-25E: M

DescriçãO

MT47H128M8SH-25E:M: Chip DRAM DDR2 SDRAM 1G-bit 128MX8 1,8V 60 pinos FBGA - Bandejas

Pacote:FBGA-60

Mfr.Part#:MT47H128M8SH-25E:M

Mfr.:MíCron

Folha de dados: 

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Status RoHS: 

Qualidade:100% Original

Garantia:180 dias
 

A MEMÓRIA DDR2 SDRAM usa uma taxa de dados dupla arquitetura para obter alta velocidade de operaçãO.A taxa de dados dupla arquitetura éEssencialmente um 4n-arquitetura prefetch, com uma interface concebida para transferir duas palavras de dados por ciclo do clock em E/S esferas.Um úNico ler ou escrever o acesso de memóRia DDR2 SDRAM eficaz consiste em um úNico 4n bits de largura, relóGio de um ciclo de transferêNcia de dados na DRAM interno core e quatro n bits, meia-relóGio do ciclo de transferêNcias de dados a E/S esferas.Um bidirectional strobe de dados (DQS, DQS#) éTransmitida para o exterior, juntamente com os dados, para usar na captura de dados no receptor.DQS éUma luz estroboscóPica transmitido pela memóRia DDR2 SDRAM durante a leitura e pelo controlador de memóRia durante gravaçõEs.DQS borda estáAlinhada com os dados para leituras e centro-alinhadas com os dados para gravaçõEs.O x16 oferecendo tem dois estrobos de dados, um para o byte mais baixo (LDQS, LDQS#) e um para o byte superior (UDQS, UDQS#).A MEMÓRIA DDR2 SDRAM opera a partir de um relóGio do diferencial (CK e CK#);A passagem das CK vai alto e CK# indo baixa seráReferido como a extremidade positiva da CK.Comandos (endereçO e sinais de controle) sãO registados em cada extremidade positiva da CK.Os dados de entrada estáRegistrado em ambas as bordas do DQS, e os dados de saíDa éReferenciado para ambas as bordas do DQS bem como para ambas as bordas da CK.Ler e escrever acessa a memóRia DDR2 SDRAM estãO a rebentar-oriented;Acessa começAm em um local selecionado e continuar para um núMero programado de localizaçõEs em uma sequêNcia programada.Acessa começAr com o registo de activar o comando, que éSeguido por um ler ou escrever o comando.Os bits de endereçO registrado coincidente com a activar o comando sãO usados para selecionar o banco e linha para ser acessado.Os bits de endereçO registrado coincidente com a ler ou escrever o comando sãO usados para selecionar o banco e a coluna de iníCio local para o acesso de burst.A MEMÓRIA DDR2 SDRAM prevêProgrammable read ou write comprimento de burst quatro ou oito locais.MemóRia DDR2 SDRAM suporta interromper uma leitura de burst de oito com outro ler ou uma gravaçãO burst de oito com outra gravaçãO.Uma pré-carga automáTica funçãO pode ser habilitado para proporcionar uma temporizaçãO de pré-carga de linha que éIniciado no final do acesso de burst.Conforme com a norma DDR SDRAM, o pipelined, multibank arquitetura da memóRia DDR2 SDRAM permite a operaçãO simultâNea, proporcionando assim uma elevada largura de banda efectiva, ocultando a pré-carga de linha e tempo de ativaçãO.Um modo de atualizaçãO éFornecido juntamente com uma fonte de energia, modo de desligamento.Todas as entradas sãO compatíVeis com a norma JEDEC para SSTL_18.Todas as unidade plena forçA de saíDas sãO SSTL_18-compatíVeis.

Principais recursos

• = VDD 1,8V ±0.1V, VDDQ = 1,8V ±0.1V
• A JEDEC 1.8V padrãO I/O (SSTL_18-compatíVel)
• Diferencial strobe de dados (DQS, DQS#) opcional
• 4n bits arquitetura prefetch
• SaíDa duplicado o strobe (RDQS) OpçãO para o x8
• DLL para alinhar DQ e transiçõEs DQS com CK
• 8 bancos interno para operaçãO simultâNea
• Teclas programáVeis a latêNcia de CAS (CL)
• Postado aditivo CAS latêNcia (AL)
• A latêNcia de gravaçãO = a latêNcia de leitura - 1 tCK
• SeleccionáVel comprimentos burst (BL):4 ou 8
• Os dados ajustáVel a saíDa de forçA de traçãO
• 64ms, 8192 Ciclo de atualizar
• On-die terminaçãO (ODT)
• Temperatura Industrial (TI) opcional
• Temperatura do automóVel (A) opcional
• RoHS-compatíVel
• Suporta o relóGio JEDEC especificaçãO de jitter

Empresa Linha de Produto

 

Certificados




 

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